ИИ спроектировал процессор RISC-V за 12 часов: что показала Verkor
Verkor показала агентную систему Design Conductor: за 12 часов она довела RISC-V ядро от короткого ТЗ до GDSII. Разбираем границы этого кейса.
По состоянию на 26 апреля 2026 года публично подтверждён не «выпущенный ИИ-чип», а более точный и, пожалуй, более важный результат. Команда Verkor показала систему Design Conductor, которая за 12 часов довела 219-словное техническое задание до RISC-V ядра, способного запускать Linux, и готового GDSII-макета. В отчёте на arXiv указаны несколько жёстких параметров: частота 1,48 ГГц, архитектура rv32i_zmmul, результат 3261 CoreMark и проверка в симуляции.
Это уже серьёзно, потому что речь идёт не о красивом демо с одной функцией и не о генерации куска RTL по подсказке. Verkor описывает полный ранний цикл проектирования: от требований и микросхемной архитектуры до этапа физического дизайна и GDSII. Но так же важно то, чего здесь пока нет: физически изготовленного кристалла, выхода на фабрику и доказательства, что систему можно без сильной команды масштабировать на сложные процессоры.
Что именно показала Verkor
В исходном отчёте заявка сформулирована довольно жёстко: автономный агент впервые собрал «complete, working CPU from spec to GDSII». Ключевые слова здесь нужно читать внимательно. Complete означает, что Verkor не остановилась на фрагменте datapath или отдельном блоке. From spec to GDSII означает, что маршрут дошёл до GDSII-файла для физического дизайна, то есть дальше, чем типичный разговор про «модель написала Verilog».
Есть и очень конкретная деталь, из-за которой эту историю легко вынести в заголовок. На вход системе дали короткий requirements doc на 219 слов. За 12 часов она собрала несколько микроархитектурных вариантов ядра VerCore, которые, по данным отчёта, укладываются в timing на 1,48 ГГц. Для отрасли это важный маркер: узкое место смещается с ручной сборки первого рабочего варианта на постановку ограничений, проверку и выбор компромиссов.
| Параметр | Что подтверждено | Источник |
|---|---|---|
| Стартовое ТЗ | 219 слов | arXiv |
| Время проектирования | 12 часов, полностью автономно | arXiv |
| Класс ядра | RISC-V ядро, способное запускать Linux | arXiv, IEEE Spectrum |
| Частота | 1,48 ГГц | arXiv |
| Производительность | 3261 CoreMark | arXiv |
| Технологический контур | ASAP7 и готовый GDSII-макет | arXiv, IEEE Spectrum |
| Физический чип | Не подтверждён | IEEE Spectrum, Tom's Hardware |
Отдельная деталь, которую легко потерять в громких заголовках: IEEE Spectrum пишет, что VerCore умеет запускать вариант uCLinux в симуляции. Это сильнее, чем игрушечный пример, но слабее, чем готовый серийный процессор. Новость не про то, что ИИ обрушил рынок полупроводников за ночь. Новость про то, что ранний цикл проектирования простого ядра уже можно радикально ускорять.
Почему это не готовый серийный чип
Самое опасное искажение в этой истории звучит так: «нейросеть за полдня создала процессор, который заменит инженеров». Источники этого не подтверждают. Verkor говорит о маршруте проектирования до GDSII. IEEE Spectrum отдельно подчёркивает, что чип не был физически произведён. Tom's Hardware добавляет ещё два ограничения: вычислительные затраты растут нелинейно вместе со сложностью, а для вывода дизайна в производственный контур по-прежнему нужны примерно пять-десять сильных специалистов из разных областей.
Это меняет смысл материала. Перед нами не фабрика без людей, а очень агрессивный помощник для ранних стадий разработки чипов. Он может резко ускорять перебор архитектур, черновую реализацию и исправление части timing-проблем, но не снимает вопроса о верификации, интеграции, физическом производстве, упаковке, тепле и экономике выпуска.
Даже по меркам самой работы результат пока относительно скромный. Авторы сравнивают производительность VerCore с Intel Celeron SU2300 середины 2011 года. Такой ориентир не дискредитирует работу, а, наоборот, помогает трезво её читать. Речь не о новом конкуренте Apple, AMD или Intel. Речь о доказательстве, что автономный агент уже способен собрать не совсем игрушечный CPU-контур с понятными метриками и повторяемым маршрутом проектирования.
Что это меняет для hardware-команд
Если вынести из истории журналистский шум, остаётся довольно прагматичный вывод. В проектировании микросхем дорог не только tape-out, но и каждая ранняя итерация: архитектурный выбор, реализация первого варианта, цикл проверки, исправление timing и повторный прогон. Если часть этого цикла сжимается с недель и месяцев до часов, команды получают не «волшебную замену инженеров», а больше пространства для поиска удачной архитектуры.
В отчёте есть и более смелый прогноз: авторы предполагают, что крупные команды смогут параллельно исследовать больше архитектурных вариантов и в перспективе сжать путь от концепции до сложного дизайна с нынешних 18–36 месяцев до 3–6 месяцев. К этой оценке стоит относиться именно как к прогнозу самих авторов, а не как к уже подтверждённому отраслевому факту. Но вектор понятен: выиграет тот, кто быстрее превращает идеи в проверяемые варианты.
На этом фоне особенно интересно читать историю рядом с другой нашей заметкой про чиповый завод TeraFab за $25 млрд. Деньги по-прежнему нужны колоссальные, физическое производство никуда не исчезает, но верхний слой проектирования начинает ускоряться сильнее, чем ещё пару лет назад было принято считать реалистичным.
Почему здесь важен именно RISC-V
Выбор RISC-V в этой работе не случаен. Открытая ISA, зрелый инструментарий и понятная экосистема симуляторов делают её удобной точкой входа для быстрых экспериментов. Это не значит, что всё будущее CPU автоматически переезжает на RISC-V. Но для демонстрации агентного проектирования такая архитектура подходит лучше, чем закрытый контур, где каждая ступень завязана на проприетарные ограничения.
Из-за этого кейс Verkor логично ставить рядом не с абстрактными разговорами про «нейросеть пишет код», а с более широким разворотом CPU-инфраструктуры в ИИ. У нас уже есть материал про ставку SiFive и NVIDIA на RISC-V CPU для AI-датацентров и отдельный разбор того, как Meta и AWS возвращают CPU в контур AI-агентов. История Verkor не доказывает, что RISC-V завтра победит на серверном рынке, но показывает, почему открытые CPU-платформы становятся удобным полигоном для ускоренного проектирования.
Что смотреть дальше
Самый важный следующий шаг Verkor по состоянию на 26 апреля 2026 года довольно простой: выложить обещанные RTL source и build scripts до конца апреля и показать FPGA-реализацию на DAC. После этого история перестанет быть только заявлением самой команды и станет проверяемой внешне.
Вот на что стоит смотреть в первую очередь:
- можно ли независимо воспроизвести маршрут от требований до GDSII;
- насколько чисто работает верификация и что всплывёт при внешнем разборе RTL;
- сохраняется ли выигрыш во времени на более сложных дизайнах, а не только на простом ядре;
- когда появится не только симуляция и FPGA, но и реальный silicon.
Именно здесь проходит граница между громкой новостью и настоящим сдвигом в отрасли. Пока Verkor показала убедительный сигнал о резком ускорении раннего цикла проектирования чипов. Если за ним последует воспроизводимость и переход к более сложным ядрам, мы получим не мем про «ИИ заменил инженеров», а новую норму для hardware-команд.
